ISACSimulator : Jumeau Numérique 6G à Grande Échelle et Émulation Hardware-in-the-Loop

ISACSimulator alimente l'émulation hardware-in-the-loop (HIL) à grande échelle et les jumeaux numériques en temps réel pour la 6G ISAC, reliant des radios logicielles physiques et des bancs d'essai multi-nœuds à des environnements synthétiques actifs.

ISACSimulator Full-Scale HIL Testbed Architecture

ISAC Core: HIL Emulation Core — Real-Time FPGA Channel & Echo Generator

6G ISAC Nodes & Beamforming Subsystems

Multi-Chassis USRP / SDR Pool
Real-Time FPGA Channel Emulator
Dynamic Radar Target Synthesizer
Digital Twin Scenario Orchestrator
Automated Conformance Test Harness

Architectural Layers & Waveform Pipelines

Couche 1: Forme d onde à double fonction et bande de base (OTFS / OFDM-Radar / Fractional Fourier Transform / Ambiguity Function): Modulation OTFS et synthèse fractionnaire de chirp atteignant une interférence inter-porteuse nulle sous de fortes dispersions Doppler.
Couche 2: Massive MIMO et frontaux de formation de faisceaux (140 GHz D-Band / True-Time-Delay (TTD) / Hybrid Analog-Digital Beamforming): Réseaux à commande de phase actifs Sub-THz avec atténuation du strabisme de faisceau, faisceaux de données et lobes de suivi radar simultanés.
Couche 3: Traitement du signal radar et nuage de points 4D (2D-FFT Range-Doppler / MUSIC AoA / CFAR Detection / Micro-Doppler Extraction): Résolution sub-décimétrique de portée et de vitesse, détection CFAR et classification micro-Doppler de marche biométrique et hélices de drones.
Couche 4: Orchestration de la détection de réseau et 3GPP Rel-19 (3GPP Rel-19 ISAC Core / Sensing Function (SF) / Reconfigurable Intelligent Surfaces (RIS)): Réseaux radar collaboratifs sans cellule, allocation dynamique des ressources temps-fréquence équilibrant SLA et temps de revisite radar.

Sensing Telemetry & Benchmarks: <5 cm (Résolution de portée) | 0.1 m/s (Précision de vitesse) | <10 ms (Latence de trame radar) | 3GPP Rel-19 (Standard mondial)

Jumeau Numérique 6G à Grande Échelle et Hardware-in-the-Loop dans ISACSimulator

Valider des systèmes ISAC multiporteuses exige de passer d'un code algorithmique hors ligne à une émulation physique en temps réel strict. ISACSimulator combine des émulateurs de canal FPGA à large bande, des châssis de radio logicielle (SDR) physiques et des jumeaux numériques de microservices distribués pour soumettre les basebands de production à des centaines de cibles radar dynamiques simultanées, à l'évanouissement multitrajet et à un trafic réseau V2X intense.

Core Engineering Areas

Multi-Chassis SDR Hardware-in-the-Loop (HIL) Emulation — Connexion d'ASIC de bande de base commerciaux physiques et de transceivers SDR à des émulateurs de canal FPGA large bande fonctionnant avec une synchronisation de phase inférieure à la nanoseconde.
Dynamic 3D Scenario Generation and Sensor Fusion Emulation — Orchestration de cas de test complexes du monde réel, notamment des carambolages multi-véhicules sur autoroute, la navigation d'essaims de drones et des transferts cellulaires dégradés par les tempêtes.
Automated Conformance Testing and 3GPP Standards Verification — Exécution automatisée de suites de tests de conformité standardisées, mesurant la résolution de détection, les taux de fausses alarmes, l'EVM et les taux d'erreur de bloc (BLER).