ISACSimulator: Vollskaliger 6G-Digital-Zwilling und Hardware-in-the-Loop-Emulation

ISACSimulator treibt großskalige Hardware-in-the-Loop-Emulation (HIL) und Echtzeit-Digital-Zwillinge für 6G-ISAC an und verbindet physische Software-Defined-Radios sowie Multi-Node-Testumgebungen mit aktiven synthetischen Umgebungen.

ISACSimulator Full-Scale HIL Testbed Architecture

ISAC Core: HIL Emulation Core — Real-Time FPGA Channel & Echo Generator

6G ISAC Nodes & Beamforming Subsystems

Multi-Chassis USRP / SDR Pool
Real-Time FPGA Channel Emulator
Dynamic Radar Target Synthesizer
Digital Twin Scenario Orchestrator
Automated Conformance Test Harness

Architectural Layers & Waveform Pipelines

Schicht 1: Dual-Funktionale Wellenform & Basisband (OTFS / OFDM-Radar / Fractional Fourier Transform / Ambiguity Function): OTFS-Modulation und fraktionierte Chirp-Synthese zur Vermeidung von Inter-Carrier-Interferenzen bei starken Doppler-Spreizungen.
Schicht 2: Massive MIMO & Beamforming-Frontends (140 GHz D-Band / True-Time-Delay (TTD) / Hybrid Analog-Digital Beamforming): Sub-THz-Phased-Array-Architekturen mit True-Time-Delay-Kompensation, simultanen Datenstrahlen und hochpraezisen Radar-Trackingkeulen.
Schicht 3: Radarsignalverarbeitung & 4D-Punktwolken (2D-FFT Range-Doppler / MUSIC AoA / CFAR Detection / Micro-Doppler Extraction): Subdezimeter-Entfernungs- und Geschwindigkeitsaufloesung, CFAR-Zieldetektion und Mikro-Doppler-Klassifizierung von Drohnenrotoren.
Schicht 4: Netzwerksensorik-Orchestrierung & 3GPP Rel-19 (3GPP Rel-19 ISAC Core / Sensing Function (SF) / Reconfigurable Intelligent Surfaces (RIS)): Zellfreie kollaborative Radarnetze und dynamische Ressourcenallokation zum Ausgleich von Kommunikations-SLA und Radar-Abtastraten.

Sensing Telemetry & Benchmarks: <5 cm (Entfernungsaufloesung) | 0.1 m/s (Geschwindigkeitsgenauigkeit) | <10 ms (Radar-Bildlatenz) | 3GPP Rel-19 (Globaler Standard)

Vollskaliger 6G-Digital-Zwilling und Hardware-in-the-Loop in ISACSimulator

Die Validierung von Multi-Carrier-ISAC-Systemen erfordert den Übergang von Offline-Algorithmuscode zu physischer Hard-Echtzeit-Emulation. ISACSimulator kombiniert breitbandige FPGA-Kanalemulatoren, physische Software-Defined-Radio-Chassis (SDR) und verteilte Microservice-Digital-Zwillinge, um Produktions-Basebänder Hunderten gleichzeitiger dynamischer Radarziele, Mehrwegeschwund und intensivem V2X-Netzwerkverkehr auszusetzen.

Core Engineering Areas

Multi-Chassis SDR Hardware-in-the-Loop (HIL) Emulation — Verbindung physischer kommerzieller Basisband-ASICs und SDR-Transceiver mit breitbandigen FPGA-Kanalemulatoren, die mit Phasensynchronisation im Sub-Nanosekundenbereich arbeiten.
Dynamic 3D Scenario Generation and Sensor Fusion Emulation — Orchestrierung komplexer realer Testfälle, darunter Massenkarambolagen mit mehreren Fahrzeugen, Drohnenschwarm-Navigation und sturmbedingt gestörte Mobilfunk-Handoffs.
Automated Conformance Testing and 3GPP Standards Verification — Automatisierte Ausführung standardisierter Konformitätstest-Suiten zur Messung von Sensorikauflösung, Fehlalarmraten, EVM und Blockfehlerraten (BLER).